Міністерство освіти і науки України
НУ "Львівська політехніка"
кафедра ЕОМ
Курсова робота
з курсу
“Архітектура комп’ютерів”
На тему:
«ДОСЛІДЖЕННЯ RISC АРХІТЕКТУРИ»
Виконав:
ст. гр. КІ-34
Перевірила:
ЛЬВІВ-2008
ВСТУП
Мета курсового проектування полягає в опануванні студентом знань про принципи дії та архітектуру прототипних варіантів сучасних RISC-комп'ютерів (Reduced Instruction Set Computing), систем, розташованих на межі старих CISC (Complex Instruction Set Computing) та нових архітектур.
Сутність RISC підходу полягає у перерозподілі складності в парі апаратура – системні програми в спосіб спрощення системи інструкцій процесора, збільшення тактової частоти, уведення конвейєрного принципу виконання інструкцій послідовного програмного потоку з одночасним підвищення складності компілятора,. За рахунок перерозподілу та перекладання додаткової частки часових витрат на етап підготування програми (compile time) скорочують часові витрати на виконання машинного коду (run-time). Цього досягають навіть за умови збільшення кількості спрощених машинних інструкцій в програмі. Проте RISC напрямок вдосконалення комп’ютерних засобів не є безперечним. Зараз він спровокував досить суперечливий напрямок безмежного нарощування складності і апаратури, і системних програм новітніх конвейєрних суперскалярних RISC машин.
Наприклад, остання розробка процесора Merced фірми INTEL (ІНТтегрована ЕЛектроніка) свідчить про відмову цієї фірми та її компаньона фірми Hewlett-Packard (промовляти як Х'юлетт-Паккард) від RISC-підходу на користь "не-ріскової" тригер-транспортної архітектури з прямим паралельним, а не лише конвейєрним опрацюванням інструкцій. Але тригер-транспортна архітектура поки що лишається поза межами курсового проектування.
Розглянемо ілюстративний приклад програмування RISC машини, а саме, запрограмуємо С-оператор А = B + С. Фрагмент асемблерної програми має вид:
LW R1, B
LW R2, C
ADD R3, R1, R2
SW A, R3
У фрагменті через A, B, C позначено адреси комірок пам/яті даних, де зберігають відповідно збіжні за назвою операнди і результат. LW є інструкцією завантаження операнду з комірки пам’яті до регістра, інструкція SW виконує зворотню дію, ADD є інструкцією додавання. Бачимо, що дії з завантаження операндів до регістрів з комірок пам’яті та збереження результату у комірці пам’яті відокремлено від виконання власне операції додавання. Функції інструкцій різних типів зараз мають наближено однакову складність, що є необхідною передумовою виконання послідовного потоку таких інструкцій на конвеєрі з метою суттєвого прискорення опрацювання програмного коду. Як правило, у RISC-машинах довжини форматів усіх інструкцій є сталими, а кількість адресувальних режимів – мінімальна. Інтуітивно зрозуміло, що обмеження складності є запорукою прискореного опрацювання спрощених інструкцій в процесорі.
Зміст
1. Синтез структури RISC машини 5
2.Розробка тестової програми 16
2.1 Розробка базового варіанту тестової програми 16
2.2 Модифікація базового варіанту тестової програми 18
3. Результат роботи 20
Висновок 21
4. Література 22
1. Синтез структури RISC машини
Перший крок розробки прототипного (неконвейєрного) варіанту скалярного RISC-комп'ютера - це синтез структурної схеми машини.Синтез грунтується на часовій діаграмі виконання репрезентативної інструкції процесора, тобто такої інструкції, що має найбільшу часову складність виконання. В нашому випадку такою інструкцією є інструкція завантаження словного операнду з пам'яті даних до будь-якого регістру з регістрового файла чи різновид цієї інструкції, наприклад,
LW R7, 14(R5).
Часовий опис виконання відповідних зазначеній інструкції завантаження 32-х бітового слова з комірки пам'яті за адресою
ADDRESS=(R5)+14
до регістру R7 надають наступною впорядкованою послідовністю виконання мікродій (тобто, мікропрограмою):
вибирання інструкції з пам'яті інструкцій за адресою, яку містить лічильник команд PC Program Counter);
вибирання вмістимого комірки R5 з регістрового файла;
обрахування значення ефективної...
